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HDLによる設計の実質的中身はprocess begin ... endの記述する順序処理と，デフォルトの（というかそれを囲むarchitecture ... of ... is ... endの記述する）並行処理の組み合わせになってるということが，やっと分かった... orz　H研の院生さんに「VHDLむずかしいお... なにがなんだかさっぱりだお」ってグチをこぼしたらそう教えて下さった．
portはinならば引数であり，outならreturn文．それに対しsignalは気楽に使える一時変数．entityがインタフェイスとして公開するport名を，外側のモジュールで使うには，componentとport mapの組み合わせを使う． ... entityとcomponentとでport名を変えたらどうなるんだろう？ 要らない任意性が多いな．
CLK'eventというのはCLKが変化したとき，という意味．if (CLK'event and CLK = '1') then ... endというのは「CLKの立ち上がりの際には...」というイディオムのようだ．
テストベンチにおけるテスト対象はUUT (Unit Under Test)という名前でinstantiateするのが慣習らしい．